Fig 7.32


1. Pendahuluan[Kembali]

Perancangan sistem digital memerlukan pemahaman yang baik mengenai konsep pencacah (counter), terutama dalam aplikasi yang berkaitan dengan penghitungan peristiwa, pengendalian proses, dan konversi data. Salah satu jenis counter yang sering digunakan adalah synchronous counter, yaitu counter yang semua flip-flop-nya dikendalikan oleh sinyal clock yang sama sehingga transisi antar state lebih serempak dan terkontrol dibanding asynchronous counter.

Dalam proyek ini, dirancang dan disimulasikan sebuah 2-bit synchronous up/down counter menggunakan JK flip-flop (74LS76), yang mampu menghitung secara menaik (up) maupun menurun (down) bergantung pada sinyal kendali arah (direction) D. Implementasi logika JK disesuaikan dengan tabel eksitasi JK flip-flop dan dibantu oleh gerbang logika NOT dan OR untuk membentuk kondisi logika yang sesuai. Desain ini bersifat fleksibel karena dapat beradaptasi secara dinamis terhadap perubahan arah penghitungan hanya dengan memanipulasi satu input kontrol.

Rangkaian ini menjadi dasar dari banyak sistem digital kompleks seperti pengatur posisi motor, penghitung digital, maupun sistem encoder–decoder. Oleh karena itu, pemahaman terhadap prinsip kerja dan implementasi dari synchronous up/down counter sangat penting sebagai fondasi dalam bidang elektronika digital.


2. Tujuan[Kembali]

1. Memenuhi tugas mata kuliah sistem digital

2. Memahami cara kerja JK Flip Flop


3. Alat dan Bahan[Kembali]

  1. 2 x JK Flip-Flop (74LS76):
    • U2:B (bit B, MSB)
    • U2:A (bit A, LSB)
  2. Gerbang NOT (U1 dan U3): Membalikkan sinyal D dan sinyal Q.
  3. Gerbang OR (U4 dan U5): Membentuk logika JK berdasarkan persamaan dari tabel eksitasi JK.
  4. Clock: Sumber pulsa jam yang digunakan untuk mengatur sinkronisasi flip-flop.
  5. Probe: Digunakan untuk memantau output A, A’, B, dan B’.


4. Dasar Teori[Kembali]

1. Counter (Pencacah)

Counter atau pencacah adalah rangkaian logika yang digunakan untuk menghitung jumlah pulsa clock yang masuk. Counter dapat diklasifikasikan menjadi dua jenis utama: asynchronous (ripple counter) dan synchronous counter. Pada asynchronous counter, perubahan state terjadi secara berantai (dari satu flip-flop ke flip-flop berikutnya), sedangkan pada synchronous counter, semua flip-flop menerima sinyal clock secara bersamaan sehingga menghasilkan transisi yang lebih cepat dan serempak.

2. Up/Down Counter

Up/down counter adalah jenis counter yang mampu menghitung secara menaik (up) dan menurun (down). Arah penghitung ditentukan oleh sinyal kontrol, umumnya disebut D (Direction). Jika D = 1, counter akan menghitung naik (misal dari 00 → 01 → 10 → 11), dan jika D = 0, counter akan menghitung turun (misal dari 11 → 10 → 01 → 00). Arah ini memengaruhi kondisi input JK pada flip-flop agar sesuai dengan urutan hitungan yang diinginkan.

3. JK Flip-Flop

JK flip-flop adalah jenis flip-flop yang paling fleksibel karena dapat melakukan fungsi set, reset, dan toggle tergantung pada kondisi input J dan K. Tabel eksitasi JK flip-flop adalah sebagai berikut:

J

K

Q(next)

0

0

Tidak berubah

0

1

Reset (0)

1

0

Set (1)

1

1

Toggle (Q')

Dalam desain counter, JK flip-flop sering digunakan karena kemampuannya untuk berubah status (toggle) pada kondisi J = K = 1, yang cocok untuk operasi penghitung biner.

4. Gerbang Logika

  • Gerbang NOT digunakan untuk membalik sinyal, seperti menghasilkan A’ atau D’.
  • Gerbang OR digunakan untuk membentuk logika J dan K berdasarkan persamaan fungsi dari tabel eksitasi flip-flop.

5. Synchronous Up/Down Counter Menggunakan JK Flip-Flop

Pada rangkaian ini, dua buah JK flip-flop digunakan untuk merepresentasikan dua bit counter (bit A dan B). Input J dan K dari masing-masing flip-flop dikendalikan oleh kombinasi sinyal arah (D), keluaran flip-flop, dan hasil inversinya. Tujuan dari logika ini adalah untuk memastikan flip-flop berubah sesuai urutan up atau down. Semua flip-flop menerima sinyal clock yang sama secara bersamaan, memastikan bahwa perubahan status terjadi sinkron.


5. Percobaan[Kembali]



Prinsip Kerja:

Rangkaian pada gambar merupakan synchronous up/down counter berbasis JK flip-flop 74LS76 yang dirancang mengikuti diagram logika dari Fig 7.32. Rangkaian ini memiliki dua flip-flop (U2:B dan U2:A) yang masing-masing menghasilkan output B dan A, serta input D sebagai arah (direction) penghitung. Arah ini menentukan apakah counter menghitung naik (up) atau turun (down).

  • Sinyal D (Direction) mengontrol apakah counter bekerja secara naik (up = D=1) atau turun (down = D=0).
  • U1 dan U3 adalah NOT gate yang menghasilkan D' dan A’/B’ untuk digunakan sebagai input pada logika JK.
  • U4 dan U5 adalah OR gate yang digunakan untuk membentuk fungsi logika dari masukan J dan K berdasarkan tabel eksitasi JK:
    • Untuk flip-flop A: JA = A’·D + A·D’
    • Untuk flip-flop B: JB = B’·D + B·D’
  • Clock masuk ke kedua flip-flop, membuatnya sinkron, dan perubahan hanya terjadi pada tepi clock.

Cara kerja langkah demi langkah:

  1. Saat D = 1 (Up):
    • Flip-flop akan menghitung secara menaik dari 00 → 01 → 10 → 11 → 00 ...
  2. Saat D = 0 (Down):
    • Flip-flop akan menghitung secara menurun dari 00 ← 01 ← 10 ← 11 ← 00 ...
  3. Setiap flip-flop menerima input logika JK dari kombinasi gerbang OR dan NOT, yang berubah sesuai nilai A, B, dan D.
  4. Output ditampilkan pada A, A', B, dan B' untuk memudahkan pemantauan level logikanya secara real-time.

6. File Download[Kembali]

Download File Rangkaian [Download]


Komentar

Posting Komentar